Modul 3 Percobaan 1 Kondisi 12



1. Kondisi[Kembali]

(Percobaan 1 Kondisi 12)

Buatlah rangkaian seperti gambar percobaan 1 dengan dengan sumber 3.3V dengan output 8 bit

2. Gambar Rangkaian Simulasi[Kembali]


ASINKRONUS COUNTER

SINKRONUS COUNTER



3. Video Simulasi[Kembali]







4. Prinsip Kerja[Kembali]

Pada percobaan ini, kita membentuk sebuah rangkaian counter asynchronous menggunakan JK Flip-Flop. Dalam rangkaian ini, terdapat 8 JK Flip-Flop yang disusun secara berurutan untuk mendapatkan output 8-bit. Setiap flip-flop memiliki pin clock (CLK) yang terhubung secara seri, di mana flip-flop pertama menerima sinyal clock eksternal, sementara flip-flop berikutnya dikendalikan oleh output Q dari flip-flop sebelumnya. Hal ini menyebabkan adanya delay pada setiap flip-flop, yang membuat perubahan output terjadi secara bertahap, tidak serempak.

Pada rangkaian ini terdapat dua switch, SW1 dan SW2, yang digunakan untuk mengatur logika pada rangkaian:

  • Kaki high pada SPDT switch terhubung ke VCC, sementara kaki low terhubung ke ground.
  • Jika SW2 diberi logika 0 dan SW1 diberi logika 1, maka seluruh output akan ter-reset menjadi 0.
  • Sebaliknya, jika SW1 diberi logika 0 dan SW2 diberi logika 1, maka seluruh output akan bernilai 1, yang merupakan kondisi terlarang pada JK Flip-Flop.

Karena konfigurasi ini menggunakan counter asynchronous, nilai output bergantung pada output flip-flop sebelumnya dan tidak serempak (tidak sinkron). Oleh karena itu, perubahan output terjadi bergantian dan cenderung acak, sesuai dengan karakteristik counter asynchronous yang menghasilkan delay dalam setiap transisi.

5. Download[Kembali]



Komentar

Postingan populer dari blog ini

Home

Modul 1 Sistem Digital

Op Amp Ramp Generator