LA2-Modul2




1. Jurnal
[Kembali]












2. Alat dan Bahan [Kembali]
    1. Module D'Lorenzo (Panel DL 2203C, Panel DL 2203D, Panel DL 2203S)



    2. Jumper
Bahan

a. IC 74LS112 (J-K Flip-Flop)


b. CD4013B (D Flip-Flop)

Gambar 3. IC 7432




c. Power DC

Gambar 4. Power DC

d. Switch (SW-SPDT)

Gambar 5. Switch


e. Logicprobe atau LED
Gambar 6. Logic Probe


3. Rangkaian Simulasi [Kembali]


Rangkaian pada Module D'Lorenzo



Rangkaian dengan menggunakan software proteus




4. Prinsip Kerja Rangkaian [Kembali]

IC 74LS112, yang merupakan jenis IC J-K Flip Flop. Kaki R (reset) dihubungkan ke B0 dengan input 1, kaki S (set) dihubungkan ke B1 dengan input 0, sementara kaki J dan K sama-sama dihubungkan ke VCC. Kaki clk dihubungkan ke B2 dengan input 1. Untuk output, Q dihubungkan ke H7 dan H6 dihubungkan ke ground (0). Saat disimulasikan, output yang dihasilkan adalah Q = 1 dan Q' = 0. Hal ini terjadi karena clk bersifat aktif rendah (aktif saat logika 0), dan input 0 pada kaki S (set) mengaktifkan rangkaian yang bekerja dalam kondisi aktif rendah, sehingga menghasilkan output Q = 1.

Pada percobaan kedua, beberapa variasi kondisi diuji, yaitu:

  1. Jika B0 = 0, B1 = 1, dan B2 = tidak diperhatikan (don't care), output yang dihasilkan adalah Q = 0 dan Q' = 1. Ini terjadi karena clock aktif saat diberi logika 0, dan input 0 pada kaki R (reset) menyebabkan reset asinkron, sehingga output menjadi 0.

  2. Jika B0 = 1, B1 = 0, dan B2 = tidak diperhatikan, output yang dihasilkan adalah Q = 1 dan Q' = 0. Clock aktif pada logika rendah, dan input 0 pada kaki S (set) mengaktifkan rangkaian, sehingga output menjadi 1.

  3. Jika B0 = 0, B1 = 0, dan B2 = tidak diperhatikan, output yang dihasilkan adalah Q = 1 dan Q' = 1. Ini disebut kondisi terlarang, karena Q dan Q' seharusnya berlawanan, namun dalam kondisi ini, keduanya memiliki nilai yang sama. Kondisi ini terjadi ketika kaki R dan S sama-sama diberi input 0.

  4. Jika B0 = 1, B1 = 1, dan B2 diberi clock, output yang dihasilkan adalah Q = 0 dan Q' = 1. Ini disebut kondisi toggle, di mana output membalikkan nilai sebelumnya. Jika sebelumnya Q = 1, maka setelah toggle output menjadi Q = 0.

        

5. Video Rangkaian [Kembali]









6. Analisa [Kembali]
2. Analisa output dan input masing masing kondisi sesuai jurnal

Rangkaian dasar T FF



Pada nomor 1:

  • Saat J/K pada keadaan toggle, input B2 = X, B1 = 1 dan B0 = 0.
  • Pada keadaan Q = 0 dan Q̅ = 1, maka outputnya:

Nomor 2:

  • Saat input T = X, B1 = 0, dan B0 = 1, dengan CLR = 1, maka outputnya Q = 0 dan Q̅ = 1.

Nomor 3:

  • Saat J/K pada keadaan toggle, dengan input T = X, P = 0 dan CLR = 0, maka outputnya Q = 1 dan Q̅ = 0.

Nomor 4:

  • Pada saat input T: Rising, B1 = 1 dan CLR = 1, maka outputnya toggle pada Q dan Q̅.
7. Link Download [Kembali]


Komentar

Postingan populer dari blog ini

Home

Modul 1 Sistem Digital

Op Amp Ramp Generator