Modul 2 Percobaan 2 Kondisi 13



1. Kondisi[Kembali]

(Percobaan 2 Kondisi 13)

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=1

2. Gambar Rangkaian Simulasi[Kembali]






3. Video Simulasi[Kembali]



4. Prinsip Kerja[Kembali]

Pada rangkaian JK flip-flop, dapat dilihat bahwa kaki SPDT yang berada pada posisi High terhubung ke Vcc, sementara kaki SPDT yang berada pada posisi Low terhubung ke Ground. Input dari JK flip-flop terdiri dari J, K, dan CLK. Jika J dan K berada pada logika 1&1, maka akan terjadi toggle. Toggle adalah kondisi di mana output JK flip-flop (Q) terus berubah. Clock (CLK) akan aktif rendah saat terhubung ke ground, yang menyebabkan perubahan output dari 1 ke 0, dan sebaliknya. Pada percobaan ini, terlihat bahwa kaki set berada pada logika 1, karena arus mengalir dari Vcc ke kaki B1 yang berlogika 1, lalu diteruskan ke kaki S. Sementara itu, reset berada pada logika 0, yang berasal dari B2 dan diteruskan ke kaki R, serta clock aktif tinggi, sehingga output yang terbaca pada H7 dan H6 adalah logika 0&1.

5. Download[Kembali]



Komentar

Postingan populer dari blog ini

Home

Modul 1 Sistem Digital

Op Amp Ramp Generator